数字验证

承接要求

• 电子工程/计算机科学本科及以上学历，1年以上验证经验。
• 熟悉SystemVerilog语言，掌握UVM验证方法学。
• 了解主流EDA工具（如VCS/Questa），能搭建基础验证环境。
• 具备问题分析与解决能力，良好的团队协作意识。

验收标准

语句覆盖率≥95%、分支覆盖率≥90%、条件覆盖率≥85%。基于设计规格书定义的所有功能点、场景点覆盖率≥98%，未覆盖部分需明确为 “非必要场景” 并经设计、产品团队共同签字确认。关键接口、核心逻辑的断言（Assertion）覆盖率≥90%，确保异常场景、边界条件被有效验证。

设计规格书（Spec）中明确的所有核心功能（如数据处理、接口通信、控制逻辑等）100% 通过测试用例，无功能失效、逻辑错误。