数字前端

承接要求

• 电子工程/计算机科学本科及以上学历，1年以上数字前端经验。
• 熟练使用Verilog/VHDL语言，掌握主流EDA工具（如Cadence/Synopsys）。
• 熟悉ASIC设计流程，具备基础时序分析能力。
• 良好的沟通能力与团队协作意识，能独立完成模块级任务。

验收标准

符合系统规格要求，无功能 bug，通过全场景功能验证（仿真覆盖率达标，如语句覆盖率、分支覆盖率满足项目约定）。

需提交完整规范的设计文档（含系统架构图、模块划分说明、接口协议、时序约束、低功耗策略、DFT 方案等），文档逻辑清晰、信息准确，可指导后续开发与验证工作。