可测试性设计(DFT)

承接要求

• 电子工程、微电子或相关专业本科及以上学历，3年以上数字后端设计经验，有扫描链设计经验者优先。
• 熟悉Cadence Encounter等数字后端设计工具，掌握扫描链设计的基本原理和技术。
• 了解数字电路设计中的可测试性设计技术，能够理解和分析扫描链对电路性能的影响。
• 具备良好的问题解决能力和创新思维，能够解决扫描链设计中的复杂问题。

验收标准

测试向量在ATE设备上可正常运行，无向量执行错误，测试时间满足量产要求。硅片实测故障覆盖率与仿真覆盖率偏差≤2%，未覆盖故障可通过设计迭代或向量优化解决。

需提供完整的设计文档和测试报告，包括设计思路、实现方案、测试结果等内容。